FESTO电磁阀JMFH-5-1/2-S 220V工作原理

FESTO电磁阀JMFH-5-1/2-S 220V工作原理主CPU插件主要需要完成模拟量的采样、计算，保护逻辑的判断，开入的读取、出口控制，各种记录保存等功能。在满足这些功能的前提条件是稳定可靠的系统设计，为了应对难以预测的各种突发状况，系统要具有冗余性。

主处理器P2020的双核并行处理可以满足这些需求，CPU的两个内核独立运行，又相互监视，起到双重闭锁的功能，保证系统的可靠性。

在功能划分上，core0负责逻辑运算与记录保存，core1负责与外部通讯、传输数据与开关量接口工作，包括FPGA、千兆以太网、串行接口等。

P2020是一款高性能带有双精度浮点计算能力的处理器，特别适合保护逻辑计算；丰富的外设接口可以与多种设备高速连接，可以满足大容量数据吞吐。

除了处理器自带的cache和sram，板上还为CPU外扩了1GB DDR2和128MB NORFLASH，这些大容量内存保证了有足够的数据空间和代码空间提供给智能微网保护；另外还预留有NAND FLASH与SPI FLASH的扩展位置，便于保存录波数据与整定定值。

在本系统中P2020用到的高速接口有3路千兆以太网口和1路PCI-E接口，其中PCI-E接口用于与FPGA自带的PCI-E接口相连，最高速度2.5Gb/s，可以满足数字化站下的数据流量需求。

为了提高板间数据交换速率，同时兼顾适应性和兼容性，使用到了MLVDS通讯技术。MLVDS总线是专门应用于背板或多点电缆的LVDS技术的一个新系列，继承了LVDS低压差分的信号特性，通过更改输出幅度和输出数据的压摆率，减小了电磁干扰带来的问题。

2片MLVDS芯片多达16路通道，其中每一路MLVDS都可以达到125Mb/s，组成的数据总线最大支持2Gb/s的数据流量。每路通道都可以独立控制收发方向，根据逻辑划分可定义为控制总线、数据总线、校时总线等不同功能。

FPGA使用自身的时钟驱动并提供给MLVDS芯片，在内部将数据总线与异步FIFO相连接，数据宽度与传输速度都可以根据需求更改定义。